Практикум для студентів спеціальності 050201 Укладач к т. н., доц. М. М. Биков затверджено

СХЕМ
МЕТА РОБОТИ: вивчення методів синтезу цифрових схем комбінаційного типу, набуття навичок реалізації їх на інтегральних елементах.

2.1.2. За заданою таблицею істинності функції чотирьох знінних синтезувати в заданому базисі комбінаційну схему.

2.1.3. Скласти схему та дослідити її роботу, визначивши її вихідні сигнали для всіх наборів вхідних сигналів.

2.1.4. За заданим логічним рівнянням синтезувати цифрову схему

в заданому базисі логічних елементів.

2.1.5. Скласти та записати таблицю істинності її роботи.

2.1.6. Скласти звіт про виконання роботи.
2.2. ТЕОРЕТИЧНІ ВІДОМОСТІ
2.2.1. Поняття про комбінаційну схему та цифровий автомат

В обчислювальних машинах та системах перетворення інформації, яка подана у вигляді фізичних сигналів, здійснюється логічними схемами, які поділяються на два класи: комбінаційні схеми та цифрові автомати.

Якщо в логічній схемі множина вихідних сигналів У в будь-який момент часу однозначно визначається сигналами Х, що надходять на вхід, то така схема називається комбінаційною (рис.2.1).

Комбінаційна схема (КС) може бути задана абстрактною або структурною моделлю. Абстрактною моделлю комбінаційної схеми може бути або таблиця істинності, або логічний вираз, які зв'язують залежністю вихідні сигнали схеми з вхідними. Структурна модель використовується для побудови її з конкретних логічних елементів.

Як правило, на етапі проектування закон функціонування КС спочатку задається у вигляді таблиці істинності. За нею потім складають логічний вираз, за яким будують структуру КС.

Логічна схема, значення вихідних сигналів якої залежать як від значень вхідних сигналів на даний момент, так і від значень вхідних сигналів в попередні моменти часу, називається цифровим (або послідовним) автоматом. Залежність вихідних сигналів цифрового автомата від попередніх значень вхідних сигналів можлива тільки в тому випадку, якщо автомат запам'ятовує свій попередній стан.

Рисунок 2.1 - Комбінаційна схема
Тому іноді цифровий автомат називають автоматом з пам'яттю, а комбінаційну схему називають автоматом без пам'яті, або примітивним автоматом.
2.2.2. ЕТАПИ СТРУКТУРНОГО СИНТЕЗУ ЦИФРОВИХ ПРИСТРОЇВ

Кінцевою метою проектування будь-якого цифрового пристрою є його фізична побудова з конкретних логічних елементів на електронних схемах. Основою для цього є структурна схема, яка визначає склад логічних елементів та електричні зв'язки між ними. Процес одержання структурної схеми цифрового автомата називається структурним синтезом.

На етапі початкового опису цифрового пристрою записують закон його функціонування у вигляді таблиці істинності, якщо це КС, або у вигляді блок-схеми алгоритму, якщо це цифровий автомат (ЦА). На другому етапі переходять до формалізованого опису цифрового пристрою. Для комбінаційних схем він задається у вигляді логічних виразів, а для цифрових автоматів - у вигляді абстрактного автомата.

Структурний синтез комбінаційного цифрового пристрою (ліва частина алгоритму, рис.2.2) потребує після цього виконання таких етапів: мінімізації логічних виразів, перетворення до заданого базису, розробки структурної схеми відповідно отриманим логічним виразам. На останньому етапі виконується складання та налагодження.

Початковий опис КС або ЦА

Формалізоване задання КС або ЦА

так

КС-?
Мінімізація логічної функції

Мінімізація автомата

Перетворення до зада-ного базису елементів

Розробка схеми станів

Побудова структурної схеми

Розробка таблиці переходів автомата

Складання та налагоджування

Рисунок 2.2 - Етапи структурного синтезу цифрових автоматів

2.2.3. Мінімізація логічних функцій
При наявності набору електронних логічних елементів будь-яка логічна функція, подана у вигляді бульового виразу, може бути реалізована у вигляді електронної цифрової схеми. Наприклад, розглянемо бульовий вираз:


,
з якого видно, що для реалізації його у вигляді фізичної схеми необхідно три логічних елементи «І», два інвертори та один елемент «АБО» з трьома входами (рис.2.3,а).

На рис.2.3,б показана схема, яка реалізує логічну функцію , що складається всього з одного електронного логічного елемента «АБО». Аналіз роботи нарисованих схем доводить, що вони мають один і той самий закон функціонування, наданий таблицею істинності на рис.2.3,в. Наведений приклад доводить, що один і той самий процес перетворення цифрових сигналів може виконуватись схемами різної скпадності, а значить, і вартості. Отже, при проектуванні цифрових пристроїв потрібно звертати увагу на невиправдане подорожчання схем.

За критерій вартості логічної схеми беруть її складність, яка визначається сумарною кількістю входів логічних елементів. Наприклад, складність Су₁, схеми на рис.2.3,а – Су₁ = 11, а складність схеми на рис.2.3,б –Су₂ = 2.

Оскiльки існує однозначна відповідність між бульовою функцією та логічною схемою, яка її реалізує, то зменшення складності схеми можна досягти шляхом мінімізації бульової функції - знаходження найбільш простого виразу для заданої функції, еквівалентного початковому.

Найчастіше мінімізацію проводять для логічної функції, яка подана в досконалій диз'юнктивній нормальній формі (ДДНФ), отримуючи при цьому мінімальну ДНФ.

Найбільш поширеними методами мінімізації логічних функцій є метод мінімізації за допомогою діаграм Вейча-Карно та метод Квайна- МакКласкі. Діаграми Вейча-Карно зручно застосовувати для мінімізації бульових функцій, які містять не більше 4-6 змінних. Дані діаграми являють собою спеціально організовані таблиці істинності. Кількість клітинок в таблиці повинна відповідати кількості можливих наборів аргументів.

Якщо кількість змінних n, на яких задана бульова функція, парна, то кількість рядків та стовпчикiв в таблиці дорівнює 2^n/2, якщо непарна, то беруть таку кількість рядків, яка дорівнює , а кiлькiсть стовпчиків – . На рис.2.4 показані діаграми Вейча-Карно для функцій двох, трьох, чотирьох та п'яти аргументів. Набори в клітинках таблиці розміщені так, що два сусідні набори в стовпчику або рядку відрізняються значенням однієї змінної - в одному наборі вона з запереченням, а в другому – без заперечення. При такому розміщенні будь-якi два сусідні набори можуть склеюватися. Відповідна розмітка рядків та стовпчикiв діаграм Вейча-Карно символами змінних показана на рис.2.4.

Х₁

І

І

Х₁

Х₂

Х₁

І
Y₂

Х₂

Y₁
АБО

АБО

Х₁

Х₂

а)
ВходиВиходиХ₂Х₁ Y₁

Y₂

0000011110111111 в)

, Y₂ = X₁ + X₂
Рисунок 2.3 - а) – структурна схема електронного пристрою, яка реалізує функцію ; б) – схема, яка реалізує функцію Y₂ = X₁+X₂; в) – таблиця, яка задає закон
функціонування обох схем

Кожна змінна розбиває діаграму на дві половини - половину Х та половину .

Рисунок 2.4 - Діаграми Вейча-Карно для двох, трьох,

чотирьох та п'яти логічних змінних

Якщо бульова функція надана таблицею істинності, то «1» заповнюються клітинки діаграми Вейча, які відповідають наборам значень змінних, на яких функція перетворюється в одиницю (рис.2.5). Клітинки, які відповідають нульовим значенням, залишаються пустими. Потім за одержаними діаграмами проводять мінімізацію логічної функції. Для цього спочатку виконують побудову контурів, якi охоплюють клітинки з одиницями, дотримуючись наступних правил:

1) контур повинен бути прямокутним або квадратним та містити тільки клітинки з одиницями;

2) кількість клітинок всередині контуру повинна бути цілим степенем двійки – 1,2,4,8, ...;

3) всі одиниці повинні бути охоплені контурами;

4) кожний контур повинен охопити максимально можливу кiлькiсть одиниць;

5) при проведенні контурів нижній і верхній рядки та лівий і правий стовпці вважаються сусідніми.

Таблиця істинності Діаграма Вейча-Карно

Х₂

Входи

Виходи

1

Х₂

F(X)

01

1

1

1

1

1

1

0

Рисунок 2.5 - Порядок заповнення діаграм Вейча-Карно за таблицею

Відповідно до ДНФ (2.1) логічної функції заповнимо діаграму

Вейча-Карно для трьох змінних (рис.2.6).

Рисунок 2.6 - Побудова діаграми Вейча-Карно для ДНФ логічної

функції трьох змінних

На діаграмі проводимо один контур з одиницями так, як це показано на рис.2.6. Мінімальна ДНФ заданої функції має вигляд:

Одержаний в результаті мінімізаціі логічний вираз функції є основою для побудови електричної схеми, але він не враховує характеристик реальних логічних елементів, якi є в розробника. Наприклад, на лабораторних макетах є: мікросхема К555ЛАЗ, яка містить чотири логічні елементи "2І-НЕ", мікросхема К555ЛА4, яка містить три логічних елементи "3І-НЕ", мікросхема К155ЛР1, яка містить два логічних елементи "2-2І-2АБО-НЕ", та інші. Тому перед складанням логічної схеми для реалізації логічного виразу його перетворюють до заданого базису логічних елементів.

Наприклад, логічна функція задана таким виразом:

,

і стоїть завдання реалізувати її у вигляді цифрового пристрою на елементах «І-НЕ». Для цього функцію F(X) перетворюємо до такого вигляду, щоб вона містила тільки операції кон'юнкції та заперечення

Перетворення виконано на основі використання закону подвійного заперечення

та правила Де-Моргана

Логічна схема може бути реалізована за допомогою двох мікросхем К555ЛАЗ та К555ЛА4 (рис.2.7).

9
DD1

DD2
&

3
Х₁

&

1

1

5

&

7

2

2

&

9

5

7

&

6

4

8

К555ЛА3
2

Рисунок 2.7 - Реалізація логічної функції в базисі логічних елементів «І-НЕ»

2.3. ЗАВДАННЯ НА ЛАБОРАТОРНУ РОБОТУ

2.3.1. Синтезувати в базисі І-НЕ та дослідити комбінаційну схему, яка реалізує логічну функцію чотирьох змінних, задану наступною таблицею істинності:
Х₃X₂Х₁Х₀F(Х)123456700001001111000111101000010111100000110011111010000011110101111000001101110000011100011111000000111110011110000101011100001011000111111000101111110111100011110111001011110101111

2.3.2. Синтезувати в базисі І-АБО-НЕ та дослідити комбінаційну схему, яка реалізує функцію трьох змінних, задану логічним виразом:

3.1.1. Познайомитися з методичними вказівками.

3.1.2. Синтезувати вказані в завданні на лабораторну роботу схеми тригерів.

3.1.3. 3ібрати на лабораторному стенді схеми тригерів і дослідити їх роботу.

3.1.4. Скласти звіт про виконання роботи.
3.2. КОРОТКІ ТЕОРЕТИЧНІ ВІДОМОСТІ
Тригер є елементарним автоматом, який широко використовується в обчислювальних машинах та системах для побудови складних цифрових схем. Він являє собою пристрій з двома стійкими станами, одному з яких приписується значення 1, а другому 0. В ці стани тригер переходить під дією вхідних сигналів, якi надходять на один або декілька його входів. Узагальнена структурна схема тригерного пристрою приведена на рис. 3.1.

На схемі прийняті такi позначення: Т - власне тригер, ПК пристрій керування, Х₁,...,Х_n - інформаційні входи тригерного пристрою, С₁,...,С_n - тактові входи, S - вхід встановлення тригера в стан 1, R - вхід встановлення тригера в стан 0, Q - прямий вихід тригера, - інверсний вихід тригера.

Зараз промисловістю випускається у вигляді інтегральних схем велика кількість різних тригерiв, які відрізняються один від одного виконуваною функцією, схемотехнічною реалізацією, способом запису інформації та іншими ознаками. За способом запису інформації тригери класифікують на асинхронні та синхронізовані.

В асинхронних тригерах запис інформації здійснюється безпосередньо з надходженням інформації сигналу на вхід тригера. В синхронізованих тригерних пристроях запис здійснюється тільки при поданні дозволяючого тактувального імпульсу. За способом синхронізації розрізняють однотактні та двотактні тригери. За способом організації логічних зв'язків розрізняють тригери з роздільним встановленням станів 0 та 1 (RS - тригери), тригери з лічильним входом (Т – тригери), універсальні тригери з нарізним установленням станів 1 та 0 (JК - тригери), тригери з прийманням інформації одним входом (D - тригери) тощо.

Х1

S

T

Х2

ПК

R

3 таблиці 3.1 видно, що при одночасному надходженні на входи R та S логічної 1 тригер приймає невизначений стан. Тому логічні пристрої на основі RS-тригерів повинні будуватись з урахуванням виключення комбінації сигналів . При цьому логічне рівняння RS - тригера записується у вигляді:

Шляхом еквівалентного перетворення приведемо його до вигляду, який зручний для реалізації на інтегральних логічних елементах АБО-НЕ:

Рисунок 3.2 - Схема асинхронного RS-тригера

Тригер D-типу відомий під назвою «тригер затримки». Тригером D-типу називається логічний пристрій з двома стійкими станами та з одним інформаційним входом, закон функціонування якого можна описати логічним рівнянням:

синхронізованого RS-тригера

C

t
S

R

t

t

Рисунок 3.4 - Часова діаграма роботи синхронізованого

Рівняння показує, що в (n+1)-й тактовий момент часу вихідний стан співпадає з сигналом, діючим на вході D в n-ий момент часу. Структурна схема синхронізованого D-тригера показана на рис.З.5 а), а на рис.3.5 б) показане його умовне позначення.

Рисунок З.5 - Структурна схема Д-тригера (а)

та його умовне позначення (б)

Тригером Т-типу, або лічильним тригером, називається елементарний автомат з двома стійкими станами та з одним інформацiйним входом Т, надходження сигналу на який змінює стан Т-тригера на протилежний. Т-тригер реалізує логічну функцію виду
V (3.6)
Найпростіша схема несинхронізованого Т-тригера, побудована з використанням синхронізованого RS-тригера, показана на рис.3.6.

T

Q

Q

Рис.3.6. Несинхронізований Т-тригер

Таблица 3.2 -Таблиця переходів JК-тригера.

Схема синхронного JК-тригера, побудована на основі синхронізованого RS-тригера, показана на рис. 3.7,а, а схема інтегрального JК-тригера типу К155ТВ1 показана на рис. 3.7,б.

Q
&

S
&
T

&
&
J

S
&

J
&
C

C
&

C
&
R

&
&
K

Q
&

а) б)

3.3.2. Синтезувати схему синхронного RS-тригера та дослідити його роботу.

3.3.5. Дослідити роботу D-тригера.

3.3.6. Дослідити роботу JК-тригера.

4.2.1. Зібрати схему трирозрядного асинхронного підсумовувального лічильника на JК-тригерах і дослідити його роботу.

4.2.2. Синтезувати асинхронний підсумовувальний лічильник за схемою з примусовим скиданням з заданим викладачем коефіцієнтом лічби .

4.2.13. Синтезувати синхронний лічильник на Д-тригерах з заданим викладачем коефіцієнтом лічби.

4.2.4. Скласти схему трирозрядного асинхронного віднімального двійкового лічильника на Д-тригерах і дослідити його роботу.

4.1.5. Виконати синтез синхронного лічильника з заданим викладачем коефіцієнтом лічби.

4.1.6. Накреслити часові діаграми роботи лічильників.

4.1.7. Скласти звіт про виконання лабораторної роботи.

В ЕОМ лічильники використовуються для утворення послідовності адрес команд, для лічби кількості циклів виконання операцій, ділення частоти імпульсів, та інших цілей.

Лічильники можна класифікувати на основі таких ознак, як спосіб кодування, модуль лічби, напрямок лічби, спосіб організації міжрозрядних зв'язків, спосіб організації лічби.

За способом кодування розрізняють лічильники з позиційним та непозиційним кодуванням. В лічильниках з позиційним кодуванням числовий вираз 1-го поточного стану визначається за формулою:

A_k – вага k-го розряду,

Y_k – логічне значення k-го розряду (0 або 1).

Прикладом може бути лічильник, який здійснює лічбу в двійковій cистемі числення.

В лічильниках з непозиційним кодуванням розряди не мають постійної ваги, і числовий вираз стану лічильника приписується кожному набору розрядів. Цей тип лічильників на практиці застосовується рідко.

Модуль лічби М_ліч – це число різних стійких станів лічильника, через які проходить лічильник в процесі одного циклу лічби. Іншими словами, це граничне число імпульсів, яке може бути пораховано лічильником. Наприклад, якщо нам потрібен лічильник, що лічить від 000 до 111 (в двійковій системі), у нього повинно бути 8 різних вихідних станів. Це буде лічильник по модулю 8. По значенню модуля лічби розрізняють двійкові лічильники (М_ліч = 2^п) та лічильники з довільним коефіцієнтом лічби, у яких модуль лічби не дорівнює цілій степені числа 2. Кодування останніх також виконується двійковими кодами. Наприклад, лічильники з М_ліч=4, М_ліч=16 або М_ліч=32 є двійковими лічильниками, а лічильники з М_ліч =5, М_ліч=10 або М_ліч=12 є лічильниками з довільним коефіцієнтом лічби (двійково-кодовані лічильники). Лічильник з М_ліч=10 часто називають або декадним або десятковим лічильником.

За напрямком лічби лічильники розділяють на підсумовувальні, віднімальні та реверсивні. В підсумовувальному лічильнику надходження одного імпульса на вхід збільшує вміст лічильника на одиницю, а в віднімальному – зменшує на одиницю. Реверсивним називається лічильник, в якому можлива реалізація обох мікрооперацій.

За способом організації лічби розрізняють асинхронні та синхронні лічильники. В асинхронному лічильнику лічильні імпульси надходять тільки на вхід першого тригера, кожний наступний тригер перемикається тільки після зміни стану попереднього тригера. Через послідовне перемикання тригерів в асинхронних лічильниках час встановлення лічильника є тривалим:

В синхронному лічильнику лічильні імпульси надходять одночасно на входи всіх тригерів і перемикання тригерів відбувається синхронно з тактовим імпульсом.

Структури двійкових лічильників можна синтезувати формальними методами або одержати евристичним шляхом, тобто визначенням закономірностей змін двійкових чисел при послідовній лічбі.

Розглянемо зростаючу та спадну послідовності двійкових чотирирозрядних чисел.

3 таблиці прямої лічби (підсумовування) видно, що сусідній старший розряд змінює стан на протилежний при переході сусіднього молодшого розряду з одиниці в нуль. Отже, підсумовувальний лічильник може бути побудований з двотактних лічильних тригерів з управлінням по рівню, при цьому прямий вихід кожного тригера повинен бути з'єднаний з входом керування кожного наступного тригера (рис.4.1,а). Якщо використовувати однотактні тригери з прямим динамічним управлінням, то необхідио інверсний вихід тригера кожного молодшого розряду з'єднати з лічильним входом тригера сусіднього старшого розряду (рис.4.1,б). При використанні однотактних тригерів з інверсним динамічним керуванням прямий вихід кожного тригера підключають до входу керування наступного тригера (рис.4.1,в). Відповідні варіанти структур підсумовувальних послідовних лічильників на лічильних Т-тригерах подані на рис.4.1.

Рисунок 4.1 - Структури підсумовувальних лічильників

На практиці часто виникає необхідність в лічильниках, коефіцієнт перерахунку яких відрізняється від цілого степеня двійки, тобто

Наприклад, для десяткового лічильника маємо:

Застосування першого способу розглянемо на прикладі побудови асинхронного десяткового лічильника, показаного на рис. 4.3.

В схему двійкового лічильника за модулем 16 введена додатково логічна схема, яка встановлює всі тригери в нульовий стан з надходженням десятого імпульсу. Двійкове число, яке створюється в лічильнику з приходом десятого імпульсу, є 1010. Тому при подачі логічної 1 з виходів тригерів Q₁ та Q_з на входи логічного елемента І-НЕ цей елемент скине всі тригери в стан 0. Таким чином, після надходження десятого імпульсу лічильник починає знову рахувати з 0000 до 1001 (з 0 до 9).

в)
Рисунок 4.2 - Структури віднімальних послідовних лічильників

Рисунок 4.3 - Схема асинхронного лічильника за модулем 10
Спосіб керування інформаційними входами тригерів для виключення зайвих станів лічильника зручний тим, що він передбачає побудову формалізованим шляхом лічильника з будь-яким коефіцієнтом перерахунку. Суть даного методу полягає в тому, що кожний тригер лічильника перемикається окремою логічною схемою, яка аналізує в кожному такті стан виходів всіх тригерів та подає на інформаційний вхід тригера сигнал. 4-й сигнал перемикає даний розрядний тригер в стан, який потрібний для відображення наступного числа.

Розглянемо, наприклад, методику проектування синхронного десяткового лічильника на Д-тригерах за допомогою формального методу. Даний метод оснований на сумісному використанні таблиці переходів лічильника та таблиці переходів тригерів. Таблиця переходів десяткового лічильника показана таблицею 4.1.

Таблиця переходів показує, яке значення повинен мати інформаційний вхід тригера, щоб забезпечити вказаний перехід. Аналіз таблиці переходів D-тригера (табл.4.2) показує, що сигнал на вході D_i буде відповідати значенню виходу тригера Q_i в наступному такті:
D₃ = Q_3П, D₂ = Q_2П, D₁ = Q_1П, Dо = Q_0П.
Цей факт відображений в таблиці 4.3 переходів тригера Тз під час

Таблиця 4.1 – Таблиця переходів десяткового лічильника